全志科技版图设计实习生

一、任职资格

1、硕士及以上学历，有模拟模块的layout经验，对工艺制造流程以及工艺制程特性要有一定的认知；

2、熟练使用cadence的layout工具进行相应的版图设计工作，熟悉ERC，DRC，LVS等基本流程及处理方式，熟悉天线效应原理及处理流程，熟悉XRC或者QRC等后仿寄生提取流程；

3、对analog模块的layout特性要有基本的sense，对analog电路有一定理解者优先；

4、对ESD，EM，Latch-up等基本原理有一定了解，对对应常见rule和处理方式熟悉；

5、对高阶工艺（40nm及以下工艺）有经验且制程特性有理解者优先，对cadence最新工具操作熟悉者以及脚本语言（skill等）用法熟悉者优先。

6、可实习至少6个月。

二、职位描述

1、负责新工艺下新IP的layout设计及修改，如 IO，SerDes PHY，PLL，ADC，DAC等的版图设计；

2、负责芯片顶层的layout整合，手工连线的连接，顶层DRC和LVS，天线效应等的验证和修改等。

三、职位方向

模拟版图